编辑器

// EDITOR
// DUAL

双面板编辑器

左编辑右输出布局，左侧写代码、右侧看结果，工具管线输出不打断编码。

// TAB

多标签页

多标签页管理：脏标记 ●、多文件快速切换、左右面板独立标签组。

// MAP

MiniMap 缩略图

左侧代码缩略图，长文件一览全局，点击快速定位。

// PAIR

17 组关键词配对

begin/end、case/endcase、module/endmodule、generate/endgenerate…光标停留即高亮成对词，无配对红色标错，双击跳转。

// TYPE

文件类型自动识别

.v/.sv/.vhd/.xdc/.tcl/.py/.c/.cpp/.h/.json 按扩展名识别；粘贴无扩展名代码自动推断语言并切换配色。

// STATUS

状态栏三标签

文件类型 ┃ 文件名 ┃ 操作消息互不覆盖，Lint 结果红/黄/灰分级，点击跳转到出错行。

一键格式化

// FORMAT
核心原则：格式化不允许增删改任何非空字符，只调整空白、缩进与对齐 —— 格式化前后的代码逻辑完全等价，放心一键。
// PIPELINE · 7 STAGES
1PreSplitLines多端口/例化同行拆分
→
2PortFmt端口声明 6 列对齐
→
3SigFmt信号声明 5 列对齐
→
4ParamFmt参数声明 4 列对齐
→
5AlwaysFmtalways/generate 块缩进
→
6InstFmt例化映射 7 列对齐
→
7FlushTopLevel顶层关键字顶格 + 块间空行
spi_top.vBEFORE
module spi_top #(
parameter DATA_WIDTH=8,
parameter CLK_DIV=4,
parameter SPI_MODE=0
)(
input wire clk,
input wire rst_n,
input wire [DATA_WIDTH-1:0] tx_data,
input wire tx_valid,
output reg [DATA_WIDTH-1:0] rx_data,
output reg rx_valid,
output reg spi_cs_n
);
// ...
spi_top.vAFTER
module spi_top #(
    parameter DATA_WIDTH = 8,
    parameter CLK_DIV    = 4,
    parameter SPI_MODE   = 0
)(
    input  wire                    clk      ,
    input  wire                    rst_n    ,
    input  wire [DATA_WIDTH-1:0] tx_data  ,
    input  wire                    tx_valid ,
    output reg  [DATA_WIDTH-1:0] rx_data  ,
    output reg                     rx_valid ,
    output reg                     spi_cs_n
);
// ...

代码生成

// GENERATE
// INST

例化模板生成

解析模块声明，自动提取端口名、方向、位宽，生成 7 列对齐的例化模板，连接关系一目了然。

// TB

Testbench 生成

从模块生成验证骨架：时钟、复位、DUT 例化、激励区自动布局，直接往里面填测试向量即可。

// XDC

约束生成

Xilinx / Altera / Anlogic / Gowin / Pango 五家厂商约束一键生成，自动识别可约束文件。

三层语法检查

// LINT
// L1

第一层 · iverilog 编译检查

-g2012 -Wall -Wimplicit -Wportbind，权威语法验证，端口绑定、隐式网络全暴露。

// L2

第二层 · 静态规则

23 项补充检查：latch 推断、多驱动冲突、位宽不匹配、隐式网络、阻塞赋值误用、重复定义、重复赋值等。

// L3

第三层 · 结果跳转

输出 severity:.v_行号: [check] message 格式，点击热点直接跳到源码出错行。

差异对比

// DIFF
// DIFF

差异引擎

自动识别 Same/Added/Removed/Changed，大文件对比依然流畅。

// MARK

边栏符号 + 行内高亮

! 橙色修改、- 红色删除、+ 绿色新增，行内 Indicator 逐词高亮。

// NAV

同步滚动 + 差异导航

同/异步滚动自由切换，在差异点之间快速跳转。

多语言支持

// LANGUAGES
语言语法高亮功能
Verilog / SystemVerilog✅全功能管线（Lint / 例化 / Testbench / 格式化 / XDC / 对比）
VHDL✅编辑、对比
XDC / SDC / Tcl / 厂商约束✅XDC 模式：# 注释、按块对齐格式化
Python✅flake8 语法检查、后台运行脚本、PEP 8 格式化、智能缩进
C / C++ / JSON✅编辑、对比